veryl

Veryl 是一门现代的硬件描述语言。本项目正处于语言设计的探索阶段。我们欢迎以下建议或贡献：

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• 示例
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• 安装与使用
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优化语法 Veryl 采用适合逻辑设计的语法,同时基于 SystemVerilog 专家熟悉的基本语法。这种优化包括对可合成性的保证,确保仿真结果的一致性,并为常见习惯提供了大量语法简化。这种方法使学习变得更加容易,提高了设计过程的可靠性和效率,并方便了代码编写。

互操作性 考虑到与 SystemVerilog 的互操作性,Veryl 可实现与现有 SystemVerilog 组件和项目的顺畅集成和部分替换。此外,从 Veryl 转译的 SystemVerilog 源代码保持了高可读性,可实现无缝集成和调试。