工具介绍
Verilog 到路由 -- 开源 CAD 流程用于 FPGA 研究
Verilog 到路由 (VTR) 项目是一个全球性的合作项目,旨在提供一个开源框架,用于进行 FPGA 架构和 CAD 研发。VTR 设计流程的输入是数字电路的 Verilog 描述和目标 FPGA 架构的描述。然后,它执行以下操作:
- 精简、合成和部分映射 (PARMYS)
- 逻辑优化和技术映射 (ABC)
- 包装、定位、路由和时序分析 (VPR)
以生成 FPGA 的速度和面积结果。VTR 包含一组已知可与设计流程兼容的基准设计。
VTR 还可以生成 FASM 来编程一些商用 FPGA(通过 Symbiflow)。
如何引用
以下论文可作为 VTR 的一般引用: